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基于FPGA的数字频率计毕业设计

开发语言:简体中文 数据库:国产软件 论文:未知 运行环境:Win2003,WinXP,Win2000,Win9X 软件等级:☆☆☆☆☆ 发布时间:2019-11-08 购买方式:银行汇款方式 联系QQ:530083379 咨询QQ客服 官方网址:www.bysjlw.net
软件介绍
数字频率计功能需求:
1.研究的基本内容 
频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数,即闸门时间为1s。闸门时间可以根据需要取值,大于或小于1s都可以。闸门时间越长,得到的频率值就越准确,但闸门时间越长,则每测一次频率的间隔就越长。闸门时间越短,测得的频率值刷新就越快,但测得的频率精度就受影响。一般取1s作为闸门时间。数字频率计的关键组成部分包括测频控制信号发生器,计数器,锁存器,译码驱动电路和显示电路。为数字频率计的功能,设计采用EDA技术,完成功能模块的划分,利用测频法的原理和Verilog语言,分别用Verilog语言完成底层模块的设计和以原理图的方法完成顶层模块的设计,采用自顶向下的设计方法,实现了1Hz-10MHz测量范围的数字频率计,并在软件平台下分别对设计项目、各个模块以及顶层模块进行仿真分析。
 
2.拟解决的主要问题和最终目标 
根据频率定义,测量1s内被测信号经过的周期数即为该信号的频率。因此,本设计应主要解决三个问题:产生一个标准的时钟信号作为闸门信号;在闸门信号有效时间范围内对输入的信号进行计数;对所得的数据进行处理,并将其显示。了解FPGA和数字频率计的基本原理,深入分析其原理,和熟悉FPGA设计软件的使用。之后进行Verilog代码的编写。最终实现对1Hz-10MHz信号的等精度测量。完成信号为方波,正弦波,幅度为5V,脉冲宽度不小于100us,测量误差不大于1%的基于FPGA数字频率计设计。
 
3.研究方法 
依靠脉冲发生器产生的标准时钟信号,产生1s的闸门信号,当测频控制信号发生器电路产生的1s的闸门信号为有效电平状态时,开始计算被测信号的周期数,当闸门信号回到无效电平状态时其值即为所求频率,将得到的结果保存到锁存器并转换成相应的能够在七段数码显示管上可以显示的十进制结果。这样,在数码显示管上便能看到计数结果。

数字频率计仿真:


 
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